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串擾和 IBM 在 IPC APEX EXPO 2021 上的結果
串擾和 IBM 在 IPC APEX EXPO 2021 上的結果
您可能不認為 IBM 是 PCB 行業的主要力量。IBM 大舉進軍云計算，但并未受到電子行業的青睞。然而，這家以其大型機、服務器、Watson 和 AI 功能而聞名的公司正在高速設計社區掀起波瀾，他們最近在 IPC APEX 2021 上展示了他們的成果。
由三名 IBM 研究人員組成的團隊發表的論文著眼于在具有背鉆孔 PTH 通孔的高密度設計中減少層間串擾的方法。該論文非常有趣，因為它通過設計檢查了背鉆孔 PTH 的兩個方面，這兩個方面可能無法直觀地與減少串擾聯系起來。然而，在高速互連之間具有極低間距的高密度設計中，我們必須四處尋找以嘗試減少信號完整性問題，包括串擾。
當我們查看其對信號完整性的影響時，他們的結果非常有趣。考慮到這一點，讓我們看看這些有趣的結果，并探索它們可能如何影響您未來的設計實踐。
什么是層間串擾？
在深入了解 IBM 的論文之前，定義高速 PCB 中的層間串擾非常重要。您可能想知道，為什么高速 PCB 中的兩層之間會發生串擾？我們通常不是在高速 PCB 上的信號層之間放置接地層以防止層間串擾嗎？雖然信號層之間的地平面確實提供了隔離，但有時很難在每對可能的信號層之間放置一個地平面。對于還必須支持高速信號密集布線的高層數設計，您并不總是能夠在每個信號層之間放置接地層。
輸入層間串擾。當走線放置在相鄰層上時，由于導體之間的耦合，走線之間可能存在串擾。這包括相鄰層上受控阻抗寬邊耦合跡線之間的串擾。對于受控阻抗走線的典型建議是正交布線，因為這將消除電感串擾，盡管這在布線可解性方面并不總是實用。
寬邊耦合
就個人而言，我回避帶狀線上的正交布線，而只是選擇橫向分離（邊緣耦合）或在不同層上。在非常高密度的設計中，您被迫在相鄰層上使用帶狀線，因此在走線之間存在寬邊或寬邊-邊緣耦合。這發生在單端走線和差分對中；請注意，您將在高速數字路由中處理差分對。
寬邊差分帶狀線之間的間距定義。
對于寬邊耦合差分對，相鄰層上的差分對之間存在特定間距，從而產生零反向層間串擾。事實上，串擾強度并非完全為零，但您當然可以將串擾強度低于 -60 dB。根據法拉第定律，在差分對中，發生這種情況是因為來自侵略者對的場將完全平行于受害對的橫截面，導致零電感層間差分串擾。
注冊錯誤
由于制造公差，您的差分對之間的間距不會完全等于設計值，并且層與層之間會有一些未對準。這稱為配準錯誤，它會導致受害對中發生少量串擾。這種配準錯誤可能高達 5 密耳，這是 IBM 研究中調查的一個值。
反向差分串擾與相鄰層上的差分帶狀線間距。請注意層之間的 4 mil 套準容差。
IBM 論文中的結果
現在我們可以進入IBM在層間串擾方面的工作。他們從兩個維度觀察層間串擾：PTH 過孔上的層重合不正和反焊盤直徑。我們自然會期望減少配準不良對層間串擾的影響最大，但事實證明，調整反焊盤直徑對減少層間串擾的影響大于減少配準不良。
層間串擾和可靠性與未對準
當未對準從 5 mil 降低到 3 mil 時，受害線路上的層間串擾強度降低，這與上面顯示的 McMorrow 的結果一致。這個結果的重要之處在于它是通用的：更嚴格的容差會導致整個 PCB 布局中的配準不當和串擾更小。
該團隊發現的更令人驚訝的結果是反焊盤直徑變化對相同類型串擾的影響。
反墊直徑
對于在背鉆 PTH 通孔上進行層轉換的走線，發現反焊盤直徑也會影響耦合互連之間的層間串擾。在各地通過通孔反襯墊已經知道修改通過和附近跟蹤周圍的寄生效應，創造一個輕微的阻抗失配，其累積虧損。在 IBM 論文中，在 10 密耳直徑的 PTH 上將反焊盤直徑從 30 密耳減小到 28 密耳也降低了層間串擾。這是幫助您減少串擾的簡單設計更改的一個示例，但它依賴于具有精確背鉆的 PTH 周圍的嚴格公差，并非所有制造商都能夠適應這一點。