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順序電路和組合電路的區別
順序電路和組合電路的區別
數字邏輯電路大致分為組合邏輯電路和時序邏輯電路。組合電路執行不需要內存來存儲數據的任務——它們的操作與時間無關。任何時刻的輸出都由當前的輸入決定。組合邏輯的分析非常簡單：它涉及真值表、邏輯表達式的評估，最后是電路圖。
而時序邏輯電路同時具有存儲元件和組合邏輯電路。它們的操作取決于時間。系統的行為由輸入、輸出和內存狀態決定。時序電路分析涉及的步驟包括狀態表、狀態圖、觸發器方程的評估以及最后的電路圖。
組合邏輯電路
這些系統在任何時刻的輸出都完全取決于其輸入的當前狀態。這些電路獨立于輸入的歷史，因此不需要存儲元件（通常是觸發器）。此外，它們的輸出獨立于先前的輸出。
組合電路執行特定操作，完全由真值表或邏輯表達式（布爾表達式）或邏輯電路確定。這些是數字系統的簡單構建塊，采用基本邏輯門（AND、NAND、OR、NOR）。
下面是一個半加器電路。它是一個基本的組合電路。沒有反饋路徑，也沒有記憶元件。
下面是系統的框圖。根據要執行的操作，它可以有任意數量的輸入和輸出。從框圖可以得出以下幾點。
輸出函數可以數學表示如下。
在哪里，
Y 1 , Y 2 …Y m是輸出函數。
X 1 , X 2 …X m是輸入函數。
框圖顯示了一組輸入和輸出。這些輸入由無記憶邏輯網絡處理。
只要輸入存在，輸出就存在。
電路的速度取決于各個門的傳播延遲。兩個門之間存在固有延遲。
狀態轉換不需要時鐘。
沒有反饋路徑。
它們沒有時序電路復雜。
設計過程
陳述問題
識別輸入和輸出并確定所需的輸入和輸出數量
為每個輸入和輸出分配一個唯一變量
制定真值表
借助布爾代數/K-map 簡化 SOP/POS 表達式
在邏輯門的幫助下實現每個表達式
示例：設計一個 2 位全加器電路
第一步：設計一個全加器。全加器電路一次加兩位。這兩位被添加到前一個有效位置的進位。
第 2 步：希望設計一個 2 位全加器。這個全加器電路也必須能夠添加進位輸入。因此，有三個輸入和兩個輸出。第一個輸出是總和，另一個是“執行”。
兩個輸入名為 A 和 B。
還有第三個輸入進位輸入 (C in )。有兩個輸出總和 (S) 和執行 (C out )。
第四步：真值表如下。
|
一個 |
乙 |
中_ |
總和 (S) |
進位（C出） |
|
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
1 |
0 |
|
0 |
1 |
0 |
1 |
0 |
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0 |
1 |
1 |
0 |
1 |
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1 |
0 |
0 |
1 |
0 |
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1 |
0 |
1 |
0 |
1 |
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1 |
1 |
0 |
0 |
1 |
|
1 |
1 |
1 |
1 |
1 |
第 5 步：在真值表的幫助下生成 K-map。借助 K-map 得到簡化的全加器方程。
第 6 步：
順序邏輯電路
顧名思義，這些是順序電路。這些系統的輸出在任何時刻都取決于輸入的當前狀態以及系統的先前輸入。由于它們依賴于系統的先前狀態，因此至少有一個內存元件（觸發器）可以在其中存儲二進制信息。時序電路的狀態是在給定時間存儲在存儲器中的信息。它們的輸出是當前輸入和存儲元件當前狀態的函數。要構建時序電路，必須有一個存儲單元，它有助于保留信息。存儲的信息是輸出的歷史記錄，可以在需要時調用。人字拖是存儲的基本構建塊。有許多具有不同特性的不同觸發器。
有兩種不同類型的時序電路，同步（所有存儲元件都有時鐘）和異步（那些不使用時鐘進行操作的時序電路）。大多數數字系統都基于同步電路，因為時鐘電路的設計和操作比非時鐘時序電路相對容易。
下面是時序電路的一個簡單示例。輸入和輸出之間存在反饋路徑。
框圖
該框圖顯示了相同的組合邏輯電路塊以及存儲元件。很明顯，記憶在確定任何給定輸入的輸出方面也發揮著作用。
下一個狀態方程是輸入和當前狀態的函數，給出為。
輸出是輸入和當前狀態的函數。
在某些情況下，輸出只是當前狀態的函數。在這種情況下，
在這兩種情況下，輸出都與當前狀態相關聯。
從框圖可以得出以下幾點：
有一組輸入 (X 1 , X 2 …X n ) 和一組輸出 (Y 1 , Y 2 …Y n )。輸入由組合電路處理并存儲在存儲元件中。
輸出是對輸入的反饋，并且與當前輸入一起參與下一個狀態輸出。
電路的狀態是指存儲在存儲元件中的數據。
時序電路中使用的存儲元件稱為觸發器。觸發器是一種能夠存儲 1 或 0 的二進制存儲器（它只存儲一位）。
觸發器從組合電路以及以固定時間間隔出現的脈沖形式的時鐘信號（時鐘用于同步時序電路）接收輸入。
這些電路設計復雜，操作困難。
設計過程
涉及以下步驟：
理解給定的任務，通常是對電路行為的口頭描述
繪制基本框圖
從步驟 1 和步驟 2 中獲得的信息中獲取狀態表或狀態圖。
將二進制代碼分配給狀態。為每個州分配一個唯一的代碼（如 00、01、10.. 等）
選擇觸發器的類型。從狀態，該表導出觸發器輸入和輸出方程。方程應簡化。
畫出電路
示例：設計一個全加器電路
第一步：設計一個全加器電路。它能夠添加兩個無符號數 A 和 B。輸出 S 也取決于輸入和狀態。
步驟 2：有兩種可能的狀態。S O和 S 1。
第 3 步：
|
一個 |
乙 |
當前狀態 (Y) |
下一個狀態 (y) |
總和 (S) |
D觸發器 |
|
0 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
0 |
1 |
0 |
|
0 |
1 |
0 |
0 |
1 |
0 |
|
0 |
1 |
1 |
1 |
0 |
1 |
|
1 |
0 |
0 |
0 |
1 |
0 |
|
1 |
0 |
1 |
1 |
0 |
1 |
|
1 |
1 |
0 |
1 |
0 |
1 |
|
1 |
1 |
1 |
1 |
1 |
1 |
第4步：
S O當當前狀態 = 0
當前狀態 = 1 時的S 1
第 5 步：單個觸發器可以代表兩種狀態。對于時序電路的實現，讓我們考慮一個 D 觸發器。進位是 D 觸發器的輸入。它存儲在這個觸發器的下一個階段。
第 6 步：
順序電路和組合電路的區別
組合電路
在任何時刻，輸出僅取決于輸入的當前狀態。時間不是一個重要的參數。輸出僅取決于輸入。不需要內存（觸發器）。在基本邏輯門的幫助下易于設計和實現。沒有反饋。由于硬件，它們更容易實現但成本很高。它們的實現需要更多的硬件。它們速度更快，因為同時應用了所有輸入。
順序電路
在任何時刻，輸出都是由輸入和先前的輸出決定的。時間是一個重要參數。對于不同電路元件的定時和同步，時鐘信號是必要的。需要內存來存儲系統的先前狀態。這些系統的設計需要基本的邏輯門和觸發器。反饋路徑中至少有一個存儲元件。它們難以實現，但成本低于時序電路。由于輔助輸入，它們速度較慢。因此，輸入之間存在延遲。并且輸出由時鐘信號選通。
|
組合邏輯電路 |
順序邏輯電路 |
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定義 |
在任何時刻，輸出僅取決于輸入的當前狀態。 |
在任何時刻，輸出都是由輸入和先前的輸出決定的。 |
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時間依賴性 |
時間不是一個重要的參數。 |
時間是一個重要參數。對于不同電路元件的定時和同步，時鐘信號是必要的。 |
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記憶 |
輸出僅取決于輸入。不需要記憶。 |
需要內存來存儲系統的先前狀態。 |
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設計 |
在基本邏輯門的幫助下易于設計和實現。 |
這些系統的設計需要基本的邏輯門和觸發器。 |
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反饋 |
沒有反饋。 |
反饋路徑中至少有一個存儲元件。 |
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硬件和成本 |
由于硬件，它們更容易實現但成本很高。它們的實現需要更多的硬件。 |
它們難以實現，但成本低于時序電路。 |
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速度 |
它們速度更快，因為同時應用了所有輸入。 |
由于輔助輸入，它們速度較慢。因此，輸入之間存在延遲。并且輸出由時鐘信號選通。 |